История изменений

Начнем с самого простого: зачем? Какова цель проекта? Чем этот процессор будет отличаться от существующих?

Цель проекта - сделать микропорцессор с аппаратной поддержкой микроядра L4, т.е. поместить микроядро непосредственно в процессоре.

Чтобы ответить на второй вопрос, придётся сделать лирическое отступление. Я довольно недавно занялся Verilog, поэтому вместо доработки готовых процессоров с opencores.org решил потренироваться на своём собственном - модифицировать чужой код мне показалось сложнее, чем сделать «с нуля». Конечно, перед началом пришлось внимательно ознакомиться с дизайном где-то десятка корок и почитать про шину WishBone.

Теперь я готов ответить чем это будет отличаться. В результате должен быть создан микропроцессор с микроядром на борту. Это конечная цель проекта.

Что касается отличий от существующих процессоров, то в нынешнем состоянии процессор, а именно три его модуля - декодер команд, исполнительное устройство и ALU, то можно назвать следующие отличия:

1. Была сделана попытка частотного кодирования команд - наиболее часто употребляющиеся команды занимают меньше байт.

2. Хитрая работа со стеком - архитектура не поддерживает регистр Stack Pointer, вместо этого его заменяет обычный регистр, используемый по соглашению.

3. Один из ответов дан по ссылке - есть RISC процессоры, поддерживающие условный вызов подпрограмм, но мне не известны CISC процессоры, обладающие такой возможностью. Возможно они есть, в природе, тогда этот пункт можно вычернкуть.

4. Процессор ориентирован на позиционно независимый код. Возможно, я не первый, но в этом дизайне позиционно-независимость поставлена во главу угла.

5. В настоящий момент занято чуть более половины командного пространства - архитектура длительное время может расширяться и дополняться без введения дополнительных префиксов.

6. Все остальные фичи и отличия являются следствием аппаратного микроядра, аппаратного планировщика задач и целиком завязаны на вариацию микроядра L4. Информации хватит на десяток пунктов, но я не готов сейчас об этом говорить, поскольку многие вещи ещё не ясно как реализовать.

Начнем с самого простого: зачем? Какова цель проекта? Чем этот процессор будет отличаться от существующих?

Цель проекта - сделать микропорцессор с аппаратной поддержкой микроядра L4, т.е. поместить микроядро непосредственно в процессоре.

Чтобы ответить на второй вопрос, придётся сделать лирическое отступление. Я довольно недавно занялся Verilog, поэтому вместо доработки готовых процессоров с opencores.org решил потренироваться на своём собственном - модифицировать чужой код мне показалось сложнее, чем сделать «с нуля». Конечно, перед началом пришлось внимательно ознакомиться с дизайном где-то десятка корок и почитать про шину WishBone.

Теперь я готов ответить чем это будет отличаться. В результате должен быть создан микропроцессор с микроядром на борту. Это конечная цель проекта.

Что касается отличий от существующих в нынешнмем состоянии процессора, а именно трех модулей - декодера команд, исполнительного устройства и ALU, то можно назвать следующие отличия:

1. Была сделана попытка частотного кодирования команд - наиболее часто употребляющиеся команды занимают меньше байт.

2. Хитрая работа со стеком - архитектура не поддерживает регистр Stack Pointer, вместо этого его заменяет обычный регистр, используемый по соглашению.

3. Один из ответов дан по ссылке - есть RISC процессоры, поддерживающие условный вызов подпрограмм, но мне не известны CISC процессоры, обладающие такой возможностью. Возможно они есть, в природе, тогда этот пункт можно вычернкуть.

4. Процессор ориентирован на позиционно независимый код. Возможно, я не первый, но в этом дизайне позиционно-независимость поставлена во главу угла.

5. В настоящий момент занято чуть более половины командного пространства - архитектура длительное время может расширяться и дополняться без введения дополнительных префиксов.

6. Все остальные фичи и отличия являются следствием аппаратного микроядра, аппаратного планировщика задач и целиком завязаны на вариацию микроядра L4. Информации хватит на десяток пунктов, но я не готов сейчас об этом говорить, поскольку многие вещи ещё не ясно как реализовать.

Начнем с самого простого: зачем? Какова цель проекта? Чем этот процессор будет отличаться от существующих?

Цель проекта - сделать микропорцессор с аппаратной поддержкой микроядра L4, т.е. поместить микроядро непосредсвенно в процессоре.

Чтобы ответить на второй вопрос, придётся сделать лирическое отступление. Я довольно недавно занялся Verilog, поэтому вместо доработки готовых процессоров с opencores.org решил потренироваться на своём собственном - модифицировать чужой код мне показалось сложнее, чем сделать «с нуля». Конечно, перед началом пришлось внимательно ознакомиться с дизайном где-то десятка корок и почитать про шину WishBone.

Теперь я готов ответить чем это будет отличаться. В результате должен быть создан микропроцессор с микроядром на борту. Это конечная цель проекта.

Что касается отличий от существующих в нынешнмем состоянии процессора, а именно трех модулей - декодера команд, исполнительного устройства и ALU, то можно назвать следующие отличия:

1. Была сделана попытка частотного кодирования команд - наиболее часто употребляющиеся команды занимают меньше байт.

2. Хитрая работа со стеком - архитектура не поддерживает регистр Stack Pointer, вместо этого его заменяет обычный регистр, используемый по соглашению.

3. Один из ответов дан по ссылке - есть RISC процессоры, поддерживающие условный вызов подпрограмм, но мне не известны CISC процессоры, обладающие такой возможностью. Возможно они есть, в природе, тогда этот пункт можно вычернкуть.

4. Процессор ориентирован на позиционно независимый код. Возможно, я не первый, но в этом дизайне позиционно-независимость поставлена во главу угла.

5. В настоящий момент занято чуть более половины командного пространства - архитектура длительное время может расширяться и дополняться без введения дополнительных префиксов.

6. Все остальные фичи и отличия являются следствием аппаратного микроядра, аппаратного планировщика задач и целиком завязаны на вариацию микроядра L4. Информации хватит на десяток пунктов, но я не готов сейчас об этом говорить, поскольку многие вещи ещё не ясно как реализовать.

Начнем с самого простого: зачем? Какова цель проекта? Чем этот процессор будет отличаться от существующих?

Цель проекта - сделать микропорцессор с аппаратной поддержкой микроядра L4, т.е. поместить микроядро непосредсвенно в процессоре.

Чтобы ответить на второй вопрос, придётся сделать лирическое отступление. Я довольно недавно занялся Verilog, поэтому вместо доработки готовых процессоров с opencores.org решил потренироваться на своём собственном - модифицировать чужой код мне показалось сложнее, чем сделать «с нуля». Конечно, перед началом пришлось внимательно ознакомиться с дизайном где-то десятка корок и почитать про шину WishBone.

Теперь я готов ответить чем это будет отличаться. В результате должен быть создан микропроцессор с микроядром на борту. Это конечная цель проекта.

Что касается отличий от существующих в нынешнмем состоянии процессора, а именно трех модулей - декодера команд, исполнительного устройства и ALU, то можно назвать следующие отличия:

1. Была сделана попытка частотного кодирования команд - наиболее часто употребляющиеся команды занимают меньше байт.

2. Хитрая работа со стеком - архитектура не поддерживает регистр Stack Pointer, вместо этого его заменяет обычный регистр, используемый по соглашению.

3. Один из ответов дан по ссылке - есть RISC процессоры, поддерживающие условный вызов подпрограмм, но мне не известны CISC процессоры, обладающие такой возможностью. Возможно они есть, в природе, тогда этот пункт можно вычернкуть.

4. Процессор ориентирован на позиционно независимый код. Возможно, я не первый, но в этой дизайне позиционно-независимость поставлена во главу угла.

5. В настоящий момент занято чуть более половины командного пространства - архитектура длительное время может расширяться и дополняться без введения дополнительных префиксов.

6. Все остальные фичи и отличия являются следствием аппаратного микроядра, аппаратного планировщика задач и целиком завязаны на вариацию микроядра L4. Информации хватит на десяток пунктов, но я не готов сейчас об этом говорить, поскольку многие вещи ещё не ясно как реализовать.

Начнем с самого простого: зачем? Какова цель проекта? Чем этот процессор будет отличаться от существующих?

Цель проекта - сделать микропорцессор с аппаратной поддержкой микроядра L4, т.е. поместить микроядро непосредсвенно в процессоре.

Чтобы ответить на второй вопрос, придётся сделать лирическое отступление. Я довольно недавно занялся Verilog, поэтому вместо доработки готовых процессоров с opencores.org решил потренироваться на своём собственном - модифицировать чужой код мне показалось сложнее, чем сделать «с нуля». Конечно, перед началом пришлось внимательно ознакомиться с дизайном где-то десятка корок и почитать про шину WishBone.

Теперь я готов ответить чем это будет отличаться. В результате должен быть создан микропроцессор с микроядром на борту. Это конечная цель проекта.

Что касается отличий от существующих в нынешнмем состоянии процессора, а именно трех модулей - декодера команд, исполнительного устройства и ALU, то можно назвать следующие отличия:

1. Была сделана попытка частотного кодирования команд - наиболее часто употребляющиеся команды занимают меньше байт.

2. Хитрая работа со стеком - архитектура не поддерживает регистр Stack Pointer, вместо этого его заменяет обычный регистр, используемый по соглашению.

3. Один из ответов дан по ссылке - есть RISC процессоры, поддерживающие условный вызов подпрограмм, но мне не известны CISC процессоры, обладающие такой возможность. Возможно они есть, в природе, тогда этот пункт можно вычернкуть.

4. Процессор ориентирован на позиционно независимый код. Возможно, я не первый, но в этой дизайне позиционно-независимость поставлена во главу угла.

5. В настоящий момент занято чуть более половины командного пространства - архитектура длительное время может расширяться и дополняться без введения дополнительных префиксов.

6. Все остальные фичи и отличия являются следствием аппаратного микроядра, аппаратного планировщика задач и целиком завязаны на вариацию микроядра L4. Информации хватит на десяток пунктов, но я не готов сейчас об этом говорить, поскольку многие вещи ещё не ясно как реализовать.

Начнем с самого простого: зачем? Какова цель проекта? Чем этот процессор будет отличаться от существующих?

Цель проекта - сделать микропорцессор с аппаратной поддержкой микроядра L4, т.е. поместить микроядро непосредсвенно в процессоре.

Чтобы ответить на второй вопрос, придётся сделать лирическое отступление. Я довольно недавно занялся Verilog, поэтому вместо доработки готовых процессоров с opencores.org решил потренироваться на своём собственном - модифицировать чужой код мне показалось сложнее, чем сделать «с нуля». Конечно, перед началом пришлось внимательно ознакомиться с дизайном где-то десятка корок и почитать про шину WishBone.

Теперь я готов ответить чем это будет отличаться. В результате должен быть создан микропроцессор с микроядром на борту. Это конечная цель проекта.

Что касается отличий от существующих в нынешнмем состоянии процессора, а именно трех модулей - декодера команд, исполнительного устройства и ALU, то можно назвать следующие отличия:

1. Была сделана попытка частотного кодирования команд - наиболее часто употребляющиеся команды занимают меньше байт.

2. Хитрая работа со стеком - архитектура не поддерживает регистр Stack Pointer, вместо этого его заменяет обычный регистр по соглаению.

3. Один из ответов дан по ссылке - есть RISC процессоры, поддерживающие условный вызов подпрограмм, но мне не известны CISC процессоры, обладающие такой возможность. Возможно они есть, в природе, тогда этот пункт можно вычернкуть.

4. Процессор ориентирован на позиционно независимый код. Возможно, я не первый, но в этой дизайне позиционно-независимость поставлена во главу угла.

5. В настоящий момент занято чуть более половины командного пространства - архитектура длительное время может расширяться и дополняться без введения дополнительных префиксов.

6. Все остальные фичи и отличия являются следствием аппаратного микроядра, аппаратного планировщика задач и целиком завязаны на вариацию микроядра L4. Информации хватит на десяток пунктов, но я не готов сейчас об этом говорить, поскольку многие вещи ещё не ясно как реализовать.