Исправление cvs-255, 24.09.14 17:59 (текущая версия) :
Так наличие SSE2 и прочих ортогонально cisc/risc
ARM ввот тоже RISC. Что не мешает всем желающим произодителям пихать в него какие угодно сопроцессоры.
Исходная версия cvs-255, 24.09.14 17:58: