История изменений

Именно. Ещё в элементной базе, когда электроника перешла на уровень микросхем. Дёргались, но ликвидировать отставание до конца СССР так и не получилось

Оставание было лишь из за низкой эффективности САПР, VHDL/Verilog появился не у нас, а тогда их преимущества таких языков HDL не были так очевидны

Что вам не нравится сейчас? В РФ проектируют свои Verilog-симуляторы (Эремекс) - уже плюс. Далее, создать и отладить схему любой сложности - уже не проблема

Вопрос лишь в том что пока что САПР для разводки топологии и программного тестирования топологии - это зарубежный софт, которые вроде как без проблем пока пиратят. Или всё же не взломали???

В РФ даже чипы с такими интерфейсами как JESD уже проектируют без проблем, для меня это многое значит. Возможно мы увидим АЦП с интерфейсом JESD в ближайшие годы

С появлением мощных HDL САПР и возможностью покупать IP, отставание в разработке стало таким же несерьезным, как и проблемы с софтом и ОС - благодаря Linux

Именно. Ещё в элементной базе, когда электроника перешла на уровень микросхем. Дёргались, но ликвидировать отставание до конца СССР так и не получилось

Оставание было лишь из за низкой эффективности САПР, VHDL/Verilog появился не у нас, а тогда их преимущества таких языков HDL не были так очевидны

Что вам не нравится сейчас? В РФ проектируют свои Verilog-симуляторы (Эремекс) - уже плюс. Далее, создать и отладить схему любой сложности - уже не проблема

Вопрос лишь в том что пока что САПР для разводки топологии и программного тестирования топологии - это зарубежный софт, которые вроде как без проблем пока пиратят

В РФ даже чипы с такими интерфейсами как JESD уже проектируют без проблем, для меня это многое значит. Возможно мы увидим АЦП с интерфейсом JESD в ближайшие годы

С появлением мощных HDL САПР и возможностью покупать IP, отставание в разработке стало таким же несерьезным, как и проблемы с софтом и ОС - благодаря Linux

Именно. Ещё в элементной базе, когда электроника перешла на уровень микросхем. Дёргались, но ликвидировать отставание до конца СССР так и не получилось

Оставание было лишь из за низкой эффективности САПР, VHDL/Verilog появился не у нас, а тогда их преимущества таких языков HDL не были так очевидны

Что вам не нравится сейчас? В РФ проектируют свои Verilog-симуляторы (Эремекс) - уже плюс. Далее, создать и отладить схему любой сложности - уже не проблема

В РФ даже чипы с такими интерфейсами как JESD уже проектируют без проблем, для меня это многое значит. Возможно мы увидим АЦП с интерфейсом JESD в ближайшие годы

С появлением мощных HDL САПР и возможностью покупать IP, отставание в разработке стало таким же несерьезным, как и проблемы с софтом и ОС - благодаря Linux