История изменений

Старые SPARC и MIPS были типичными RISC

А новые ты выписал, потому что захотелось. Понятно.

Я про ужасную совместимость-переносимость интелевого SIMD.

А чей ассемблер имеет хоть какую то совместимость-переносимость? Каждый городит свое isa по своему, никаких общих стандартов нет.

Кэш L2, с другой стороны, настраивается индивидуально для каждого SoC. A57 поддерживает кэш L2 размером от 512 КБ до 2 МБ, при этом кэш является 16-портовым-ассоциативным. Каждое ядро A57 получает свой собственный интерфейс к кэшу L2, поэтому на уровне интерфейса нет разделения полосы пропускания.

Cortex-A57 cores clocked at 2.0 GHz. Each A57 ARM core in the SOC features 512KB of L2 cache for a total of 4 MB for the eight cores.

Ну ты понял, есть 16портовый интерфейс и размер от 512кб, можешь поделить его с A53 и сделать общим, а можешь отдать весь и сделать локальным. Эпл m1 в принципе реализует что то похожее, как я понял у маленьких ядер кэш совмещенный с большими ядрами, а у больших + ещё 4мб своих, это именно что похоже на core 2 где два ядра подключены к одному кэшу, а не делят один интерфейс. Но это только кэш второго уровня, а еще есть кэш инструкций 128KB у «маленьких» и 192KB у больших, только одно это опровергает твою теорию о том что там просто арм ядро, нет ни одного арм ядра с такими кэшами. Как тебе и сказали туда вхерачили очень длинный OoO фронтенд, бакенд тоже свой, с дырой в безопасности связанной с гуляющими из процедуры в процедуру булевыми предикатами.

Старые SPARC и MIPS были типичными RISC

А новые ты выписал, потому что захотелось. Понятно.

Я про ужасную совместимость-переносимость интелевого SIMD.

А чей ассемблер имеет хоть какую то совместимость-переносимость? Каждый городит свое isa по своему, никаких общих стандартов нет.

Кэш L2, с другой стороны, настраивается индивидуально для каждого SoC. A57 поддерживает кэш L2 размером от 512 КБ до 2 МБ, при этом кэш является 16-портовым-ассоциативным. Каждое ядро A57 получает свой собственный интерфейс к кэшу L2, поэтому на уровне интерфейса нет разделения полосы пропускания.

Cortex-A57 cores clocked at 2.0 GHz. Each A57 ARM core in the SOC features 512KB of L2 cache for a total of 4 MB for the eight cores.

Ну ты понял, есть 16портовый интерфейс и размер от 512кб, можешь поделить его с A53 и сделать общим, а можешь отдать весь и сделать локальным. Эпл m1 в принципе реализует что то похожее, как я понял у маленьких ядер кэш совмещенный с большими ядрами, а у больших + ещё 4мб своих, это именно что похоже на core 2 где два ядра подключены к одному кэшу, а не делят один интерфейс. Но это только кэш второго уровня, а еще есть кэш инструкций 128KB у «маленьких» и 192KB у больших, только одно это опровергает твою теорию о том что там просто арм ядро, нет ни одного арм ядра с такими кэшами. Как тебе и сказали туда вхерачили очень длинный OoO фронтенд, бакенд тоже свой, с дырой в безопасности связанной с гуляющими из процедуры в процедуру булевыми предикатными.