История изменений
Исправление alexru, (текущая версия) :
А можно подробнее?
Код очевидно написан для синтеза с библиотеками производителей чипов. Во всем коде нет ни одного регистра описанного на Verilog-е. Оно все ссылается на примитивы отсюда https://github.com/westerndigitalcorporation/swerv_eh1/blob/master/design/lib...
По крайней мере обычные синтезаторы от производителей ПЛИС не фанаты такого подхода. Они любят распознавать типовые конструкции языка и очень часто отклонения от шаблонов превращаются в очень большое использование ресурсов.
Исходная версия alexru, :
А можно подробнее?
Код очевидно написан для синтеза с библиотеками производителей чипов. Ыо свем коде нет ни одного регистра описанного на Verilog-е. Оно все ссылается на примитивы отсюда https://github.com/westerndigitalcorporation/swerv_eh1/blob/master/design/lib...
По крайней мере обычные синтезаторы от производителей ПЛИС не фанаты такого подхода. Они любят распознавать типовые конструкции языка и очень часто отклонения от шаблонов превращаются в очень большое использование ресурсов.