Есть SOC к которому вместо вменяемой документации прилагаются сырцы на верилоге (которого я не знаю). Нужно разобратся в некоторых аспектах его работы.
cvv★★★★★ ()автор топика
Последнее исправление: cvv
(всего
исправлений: 1)
Графическое - это схема в смысле? Любой синтезатор умеет. Только схема будет состоять из тех-же регистров, вентилей, мультиплексоров и пр, что и текст на верилоге. Ничего нового ты там не увидишь. По-моему лучше почитать про верилог, он не сильно сложный.
Графическое - это схема в смысле? Любой синтезатор умеет. Только схема будет состоять из тех-же регистров, вентилей, мультиплексоров и пр, что и текст на верилоге.
Хм. То что нужно.
Ничего нового ты там не увидишь. По-моему лучше почитать про верилог, он не сильно сложный.
мне нужен просто другой способ представления информации
Тебе нужен раздел ModelSim, там пункт10. Но конечно это не правильно, без понимания языка будет очень трудно. Если потроха сложны, то тебе будет не все понятно, даже в граф виде.
Ну и на фига тебе? Почему никто не просит конвертера из Си во что-нибудь графическое, а просто берут приличную IDE с хорошей навигацией и автокомплишеном? Вот и с verilog так же, в хорошей IDE ты с кодом намного быстрее разберешься, чем если будешь графически изображать, кто там кого инстанцирует и куда какие провода торчат - в такой графической каше ты никогда не разберешься даже на самых примитивных дизайнах.
мне нужен просто другой способ представления информации
Как уже сказали тут, схема не самое лучшее что можно сделать. Есть такая штука, она преобразует verilog в с++, который потом можно скомпилировать и смотреть как он себя ведет. Симулятор короч.