Реализовать протокол DHT11 на верилоге

1) Как в асинхронной логике выдержать заданный промежуток времени? В реальной железке там скорее всего стоит собственный счетчик, который отмеряет время, но как быть в симуляции?

Вот неплохая pdf'ка по теме: http://www.sunburst-design.com/papers/CummingsHDLCON1999_BehavioralDelays_Rev1_1.pdf

2) Как в симуляции сделать inout порт? При программировании для фпга я бы инстанциировал iobuf. Получится ли тут сделать что-то вроде

Можно и при симуляции инстанциировать iobuf. VHDL поддерживает «weak»-сигналы - т.е. симуляция подтяжки линии. У верилога тоже что-то про подтяжку есть.

Счетчик, регистр сравнения и стейт-машина. Как еще?

Но лучше скажи - нафейхуа это с плисины делать?

нене, никакой плисины: симуляция

1) Выше уже ответили, что в самом деле - стейт машина, счетчик и так далее. На самом деле это всё чудовищно просто, но признаюсь что я сам, много лет назад, когда только осваивал ПЛИС и Verilog, тоже сильно терялся в таких простых вещах...

Очень советую сайт: http://www.fpga4fun.com - там классные полезные примеры с очень подробным описанием.

2) А на стороне симуляции - 100% так же как внутри синтезируемой части. Не нужны никакие примитивы, зависимые от вендора - сам Verilog это позволяет на уровне языка.

Если нужно, я могу подробнее по обоим пунктам, если есть конкретные вопросы.

1) Выше уже ответили, что в самом деле - стейт машина, счетчик и так далее. На самом деле это всё чудовищно просто, но признаюсь что я сам, много лет назад, когда только осваивал ПЛИС и Verilog, тоже сильно терялся в таких простых вещах...

Да, для меня это стейтмашина, счетчик и тд, когда есть источник ивентов ака клок. А в рассматриваемом протоколе ивент будет переход сигнала в 0 и от этого момента надо как-то отсчитать 20мс. Я понимаю, как это сделано в железке, но вот как сделать в симуляции?
Папиру выше еще не читал, сейчас начну.

Я понимаю, как это сделано в железке, но вот как сделать в симуляции?

Я делаю точно так же как и в железке: http://www.testbench.in/TB_08_CLOCK_GENERATOR.html

50 МГц например

initial clk = 0;
always #10 clk = ~clk;

initial begin
// ... делаем что-то
repeat(1000000) @(posedge clk);
// ... спустя 20 миллисекунд
end

Можно и так:

initial begin
// ... делаем что-то
#20000000;
// ... спустя 20 миллисекунд
end

Иными словами, Verilog для НЕ-синхронной логики и НЕ-синтезируемых конструкций, ну вообще ничем не отличается от обычного языка программирования - ключевой момент. Знай себе пиши последовательные какие-то действия, вызывай функции и т.д.

Почитай тут: http://testbench.in/TB_00_INDEX.html - очень хорошие примеры. Всё тут - несинтезируемо и асинхронно.

Спасибо!
А насчет подтяжки линии и inout порта подскажи, пожалуйста, кейворды, по которым надо гуглить и искать.

А насчет подтяжки линии и inout порта подскажи, пожалуйста, кейворды, по которым надо гуглить и искать.

Verilog pullup

Вот так примерно должно выглядеть со стороны датчика:

module dht11_bfm(
    inout sda,
    inout scl
);
reg out_sda;
reg out_scl;
sda = out_sda ? 1'bZ : 1'b0;
sda = out_scl ? 1'bZ : 1'b0;
// Дальше собсно код модели

wire sda;
wire scl;

dht11_bfm(.sda(sda), .scl(scl));
pullup(sda);
pullup(scl);

Непонятно, в чем загвоздка, т.к. в верилоге задержки и так можно указывать в единицах времени, т.е. " #20ms "

Во дела, не знал, думал лишь в единицах, зависящих от настроек timescale...