понравились лигатуры в Fira Code, но использовать их с VHDL/Verilog совершенно невозможно:
- Знак ‘<=’ в то и другом языке в зависимости от контекста означают либо присваивание, либо сравнение.
- Знак ‘=>’ в VHDL используется для инициализации элементов record’ов, помимо использования его как символа сравнения.
Решается ли как-то эта проблема в vhdl/verilog-mode в emacs?
