DDR5 тайминги

В той же новости написано, что тайминги ещё будут оптимизированы, думаю до 30 хотя бы уменьшат.

почему скорость ддр4 такая же как ддр1?

Забанься, дятел. Чем выше частота, тем меньше по времени каждый тайминг, потому требуется большее их количество.

и поэтому их с трудом будут пытаться снижать? Путём наращивания цены, кстати. Т.е. с меньшими таймингами оператива будет в 1.5-2 раза дороже

Почему в DDR5 будут большие задержки?

Тайминги – это не время. Это количество тактов.

Выше частота – ниже длительность каждого такта.

Потому что DDR это просто протокол. Транзисторы «внизу» какими были, такими и остались. Прогресс тут очень медленный.

тем меньше по времени каждый тайминг, потому требуется большее их количество.

Ну и дураааак. Тайминг это просто слово, подразумевают под этим количество тактов которые нужны для чтения/запичи/встолбец/встроку и так далее, для этого нужно разные количество тактов поэтому типов таймингов несколько. От большей частоты тактов становится больше и таймингов соответственно, но времени они занимают меньше. Или тайминги остаются такими же с ещё меньшим заниманием времени.

Например частота 1000 тактов тайминг на чтение 30 тактов. Теперь частота 2000 тактов тайминг тот же самый 30 тактов если скорость физическая чтения выросла в два раза с железа, но часто это не так и тайминг для 2000 равен 60 уже тактам. Но чаще всего что-то среднее ибо с ростом частоты растёт и физическая скорость работы иначе не было бы смысла увеличивать частоту. В любом случае тайминг на чтение всегда меньше чем на запись. И пропускная способность памяти упирается в то сколько нужно тактов для одной операции записи и если частота 1000 при 30 на запись то это 33 записи в секунду и например 66 чтений в секунду. А при 2000 это может быть 45 записей в секунду и 85 чтений например.

Что-бы ты ещё больше запутался скажу что оперативка частотой 1000мегагерц герц может работать быстрее чем оперативка на 4000мегагерц. Просто вторая будет в 4 раза больше делать тактов просто ожидая того пока реальные транзисторы/фигисторы/etc ячеек отработают. Когда большая частота памяти сопровождается пропорциональными (или почти) увеличениями таймингов то помни что в кишках кроме контроллёра который стал быстрее мало что поменялось скорость на чтение при увеличении частоты на X2 и в правду может вырасти, но вот общая релальная пропускная способность не шибко то будет велика, а то и той же останется. А если заявляют вообще огромные частоты и конский тайминги, значит просто впаривают фуфло оптимизированное только под что-то одно чтение или запись или ещё чего. Тут нужен баланс, иначе в холостую молотятся такты и всё один хрен ждать физической отработки памяти, а любая операция с памятью это перезапись ячейки. И да контролёр памяти на порядок быстрее работает чем сама память. Чем быстрее контроллер тем выше тайминги при той же пропускной способности если сами микрухо памяти не изменялись.

Значит, надо отказываться от оперативы и внедрять гибридную память типа L кешей сразу к ядрам поближе как это сделала эпл?

Немного не так. Это задержка между командами выбора ячейки памяти. Не всегда процессору нужно на каждой операции получать значения расположенные далеко от ячейки, которую он считывал на предыдущей операции. В таком случае, часть команд выбора ячейки не используется, и соответствующие тайминги тоже.

а любая операция с памятью это перезапись ячейки

Данные из ячейки стираются при чтении, поэтому, каждый раз когда они читаются, они-же записываются обратно.

Кроме того, есть отдельный механизм, перезаписывающий всю память, для обновления заряда в ячейках. При этом процессе, другие операции не выполняются. Запуск этого процесса контролируется отдельным таймингом (каждые 100-200 тактов).

Я тоже хотел так написать, но там 40-40-40 :D, если перевести в DDR4, то получается 20-20-20 при частоте 2400 мгц. Понятно что 40-40-40-4800 лучше чем 20-20-20-2400, но это всё равно писец задержки. Ведь по стандарту JEDEC DDR4 самая латентная память это 18-18-18-2400.

Есть простой способ сравнения латентности поколений памяти. Надо разделить частоту на первый тайминг. Чем выше получившееся значение, тем память менее латентная.

Минутка матчасти. Современные x86 процессоры общаются с памятью исключительно кусками по 64 байта (8 посылок по 8 байт в burst-режиме). Соответственно, время передачи этого пакета состоит из времени открытия строки и времени передачи 8 пакетов. И если первая часть уже многие годы стоит на одном уровне, то вторая линейно зависит от частоты.

Ну ни че так то ты дичь пронес. Я надеюсь ты не преподаешь в вузе. Сука чем дольше на форуме, тем меньше хочется куда то поступать. Уволься п…дор.

Ей, ты сам звезды сдашь или забрать?

Почему в DDR5 будут большие задержки?

Зависит от архитектуры не? Нужно что-от принципиально что-то новое а не масштабированием того что есть.

Что-бы ты ещё больше запутался О госпидя!!! Ты видимо сам не понимашь почему так а спросить стеснялся и решил сделать это замаскированно.

Зависит от архитектуры не?

Не.

А как узнать, какой размер буфера предварительной выборки в этом тесте, 8 как у DDR4 или 16 как в опции DDR5. Типа последнее даст все вкусные бусты сравнимое с переездом с DDR2 на DDR3

Прогресс остановился.

бред же. у оперативки есть burst режим - т.е. последовательное чтение/запись очень даже неплохо бустится с ростом частоты. случайное - да, остается на том же уровне, но в реальных задачах, а не синтетике, в итоге буст все равно есть. а особенно - для встроенных ГПУ, лопатящих последовательные блоки данных…

Кому надо пусть отказывается. По факту все хотят больше памяти за меньшие деньги. Можно RDRAM вспомнить...

как это сделала эпл

Эпл что-то сделала кроме патента?