На данный момент уже существует большое количество разнообразных программ, тулкитов и библиотек для разработки FPGA/ASIC, начиная с высокоуровневых языков описания схем, и заканчивая опенсурс симуляторами и генераторами нетлистов для конкретных чипов. Однако почти каждая из них пишет свой генератор/парсер для VHDL/Verilog (очень часто обоих сразу). Однако есть проект по созданию своего рода LLVM для мира HDL, который позволит избавиться от засилья VHDL/Verilog и упростить разработку сопутствующих фреймворков. За основу предлагается взять FIRRTL. В обсуждение уже вовлечены разработчики многих проектов для FPGA/ASIC.
Подробнее смотреть здесь https://github.com/SymbiFlow/ideas/issues/19
