Есть такой параметр у DDR памяти как CL (CAS Latency). Это видимо некоторая задержка, которая требуется для чтения данных по некоему запросу, и она постоянная характеристика данной модели или даже экземпляра памяти. Измеряется в тактах - всё верно? Поэтому на высоких частотах нужно брать много тактов чтобы выдерживать как минимум эту задержку, и наоборот, если частота ниже например в 2 раза - то и CL можно взять в 2 раза ниже и тогда получится такая же задержка
Вопрос чисто концептуальный: а я могу, используя низкую частоту, завысить этот тайминг CL на максимум, чтобы работать на низкой частоте и при этом заставлять ждать очень очень долго результат, для повышения надежности?
Ведь тайминги энтузиасты снижают, чтобы всё было быстрее, лишь бы оно работало. А могу я наоборот? Низкая частота и прям до предела тайминги?
Нужно это не для ПК Linux, а для FPGA+DDR, там контроллер вроде бы позволяет мне выставить таких значения. А CL/CWL могут достигать значений 17/18
Но не ломает ли это работу? Там ведь есть у интерфейса памяти регистры, в них есть настройки прямо в чипе. И чип увидит что я хочу 17/18 тактов задержки, он такие задержки поддерживает и считает их максимально возможными задать. Оно примет это работая на максимально низкой частоте?
Я написал вопрос этот, но сам конечно буду на практике наобум проверять. Метод варварской наобум попытки выставить custom настройки с предельными числами
