Как связан максимальный размер sdram и ее организация с чипсетом?

количеством адресных линий?

Я так и не разобрался, каким местом к организации sdram и ее максимальному объему имеет отношение чипсет,

Прямым местом. Например, число адресных линий у рядов (row), число адресных линий у колонок (columns), число банков и число сигналов chip select. Все перемножается и получаешь максимально адресуемую память.

UPd. А, ну еще и организацию памяти. Я могу на примере, но лениво. Такого ответа достаточно или надо иллюстрировать?

Такого ответа достаточно или надо иллюстрировать?

Мне недостаточно. Хотелось бы принципиальную схему или что-то такого же уровня современной материнской платы, потому как обрывочные знания только запутывают. Вот, например, если чипсет отвечает за дешифрацию row/col/bank, то что значит высказывание «контроллер sdram внутри современного cpu», которое я неоднократно слышал? У cpu какой-то абстрактный интерфейс к sdram, а chipset его конкретизирует или как?

Пожалуйста. Например. Стр. 220, 221, 222.

http://www.intel.com/content/dam/doc/design-guide/mobile-pentium-4-m-ntel-845...

«контроллер sdram внутри современного cpu»

Нет. За это отвеает не CPU.

А структурная схема на стр. 211 тебе пояснит место чипсета. Обрати внимание, куда подключается память (hint: не к процессору).

У АМД КП был перенесен в процессор с 754/939, у интела это случилось с 1366 сокета. В про адресные линии и управляющие сигналы согласен.

«контроллер sdram внутри современного cpu», которое я неоднократно слышал? У cpu какой-то абстрактный интерфейс к sdram, а chipset его конкретизирует или как?

SDRAM требуется контроллер, но он может быть встроен в CPU в принципе. Такие процессоры были и есть. То есть процессоры, которые имеют интерфейс к SDRAM.

Ага, да. Поясняющий пост как раз писал. :)

Нет. За это отвеает не CPU
Обрати внимание, куда подключается память (hint: не к процессору).

Но почему здесь https://www-ssl.intel.com/content/dam/www/public/us/en/documents/datasheets/5th-gen-core-family-datasheet-vol-1.pdf на 19 странице указаны r/c/b, которые поддерживает cpu, а на 86 указаны группы контактов, где среди прочих есть и 64 DQ, и другие, необходимые для подключения sdram?

В про адресные линии и управляющие сигналы согласен.

Здесь https://www-ssl.intel.com/content/dam/www/public/us/en/documents/datasheets/5th-gen-core-family-datasheet-vol-1.pdf на 86 странице говорится, что все адресные линии и управляющие сигналы для sdram выходят из cpu. Это 5th поколение. Вообще я с трудом могу представить, что DQ в CPU, а A0...A15..., CLR etc не в CPU. Хотя бы потому, каким образом и какими пинами CPU выставляет нужные A0...A15...? - какое-то масло масляное выходит.

Ну так в этих процессорах он интегрирован в процессор! Поэтому.

И в этом случае ни чипсет, ни прошивка bios никак не влияют на ассортимент поддерживаемой памяти?

И в этом случае ни чипсет, ни прошивка bios никак не влияют на ассортимент поддерживаемой памяти?

В каком? В случае, если процессор имеет встроенный контроллер? А что понимается под ассортиментом? Не совсем понял.

А что понимается под ассортиментом?

r/c/b и максимальный размер

В случае, если процессор имеет встроенный контроллер?

Да

Кстати, как, с точки зрения контроллера sdram, выглядят несколько слотов dimm? Как банки?

Хотя бы потому, каким образом и какими пинами CPU выставляет нужные A0...A15...?

SA_MA[15:0], SB_MA[15:0]

И в этом случае ни чипсет, ни прошивка bios никак не влияют на ассортимент поддерживаемой памяти?

Что есть ассортимент?
Бывают некоторые ограничения, накладываемые КП на плашки памяти, а конкретнее чипы памяти и их архитектуру. Но, кажется, большая часть этих проблем в прошлом.
Что касается адресных линий и разницы в максимальном поддерживаемом объеме памяти, рискну предположить, что вопрос в разведенных адресных дорожках на мп и этих же линиях(думаю, могут блокировать так или иначе) на уровне процессора/кп.

Кстати, как, с точки зрения контроллера sdram, выглядят несколько слотов dimm? Как банки?

Все от организации микросхем зависит. Вот ты берешь микросхему памяти с организацией 64Мx8. Шина данных у тебя (беру с потолка цифры), 64 бита. Значит, ты берешь и восемь микросхем рядочком ставишь. Допустим у тебя максимальная адресация row/column 13/11. Адресация мультиплексированная. Я огрублую процесс: подаем ряд, потом колонку, выбираем банк (допустим имеем две линии, то есть четыре банка адресуем), и все восемь наших микросхем выдали данные:

Делаем из этих 8 микросхем них планочку. Получаем планочку 512 Мб.

Адресов (2^13)*(2^11)*4*8=512 MB

Ставим несколько планочек. Каждую выбираем сигналом chip select. Например, в твоем даташите это сигналы SA_CS#[1:0], SB_CS#[1:0]. Всего 4 сигнала, то есть четыре планки.

См. стр. 72, 73.

Аналогичный вопрос — как связана поддержка технологий аппаратной виртуализации с системной платой и биосом, если, в первую очередь, эти технологии реализованы в процессоре?

Производитель процессоров(читаем интел), так или иначе может резать поддержку аппаратной виртуализации.
Кроме того, если говорить про vt-x, как о самой проблемной, мне кажется, проблема во многом схожа с поддержкой acpi. Грубо говоря, разработчикам материнки лениво «правильно» поддерживать эту аппаратную виртуализацию, если она не используется большинством пользователей.
В понятие «правильно поддерживать» может входить многое: начиная от банальной неинициализации каких-то фич в биосе, до косяков(я фантазирую) вроде замапливания какого-то дополнительного контроллера не в то адресное пространство, что ломает весь vt-x

не были, а тупо все современные x86 intel/amd

mmu связан, емнип

*iommu

как связана поддержка технологий аппаратной виртуализации с системной платой и биосом, если, в первую очередь, эти технологии реализованы в процессоре?

Если в БИОСе не будет поддержки фич процессора, то ты хоть из шкуры выпрыгивай, а не запустишь эти фичи.

Ну вот, на примере. Делал апгрейд процессора в ноуте. По спекам чипсет и сокет понимали более продвинутые камни, чем дефолтный. Но пока БИОС не перепрошил на более свежую версию, ноут с новым процессором так и не запустился.

Наверное, у cpu с точки bios есть только id, а напряжение питания, частота шины находится в bios. Функция, где аргумент id cpu.

не были, а тупо все современные x86 intel/amd

Были! Мир не ограничивается Intel/AMD. Автор вообще нигде не говорил, про какой процессор он говорит. Куча микроконтроллеров и SoC несут на борту еще и контроллер SDRAM. Процессор UltraSparc III с самого начала имел встроенный контроллер DRAM.

у него в тегах стоит «pc». но ты, конечно, сможешь продолжать придумывать оправдания

Кстати, как, с точки зрения контроллера sdram, выглядят несколько слотов dimm? Как банки?

Все от организации микросхем зависит. Вот ты берешь микросхему памяти с организацией 64Мx8.

Всё зависит организации головы и её способности различать DIMM и микросхемы памяти.

Я думаю, что зря ты засрал этот топик. ТС задал интересный вопрос, а теперь из-за твоего флуда может сложиться впечатление, что на вопрос какбэ ответили и по этой причине не ответит кто-нибудь, кому действительно есть что сказать по теме обсуждения.

Ты меня не путай, пожалуйста. Я все правильно написал. Я не первый день этим занимаюсь с паяльником. Размер памяти ограничивается физическими линиями к SDRAM, выше которых не прыгнуть. Есть ограничение сверху, и оно ограничивается контроллером памяти.

Всё зависит организации головы и её способности различать DIMM и микросхемы памяти.

UPd. А, ну еще и организацию памяти.

Голова (контроллер) ограничивает *дополнительно* адресацию к памяти. Даже если адресных линий 16 штук, то не все они будут использоваться, потому что контроллер поддерживает только определенный список организаций чипов памяти/планок и, соответственно, адресацию к ним определяет. Например, в интересующем i5 в случае 512Mx8 с двумя планками будет использоваться мультиплексированная адресация 16/10.

Это и есть, что спрашивает ТС, то есть зависимость от чипсета. А в случае, когда контроллер интегрирован в процессор, то зависимость от контроллера памяти в процессоре.

ТС задал интересный вопрос,

Вопрос ТС интересен в другом, на что я квалифицированно не отвечу: как поведет себя контроллер памяти, если поставить память, которая не указана в списке поддерживаемых. Вот берем даташит, что выше ТС предложил. Смотрим. Максимум, что поддерживает процессор по даташиту - микросхемы плотностью 4Gb (стр. 19). Пусть это будет восемь 512 M x 8, то есть 4Гб в сумме. Что будет, если я соберу планку на восьми микросхемах 1024 M x 8 емкостью 8 Гб? Эта спецификация 2015 года явно ничего не говорит. Будет ли процессор адресовать эту память как 16/11, тем самым завысив свой лимит, объявленный в спецификации, или откажется, по-прежнему адресуя ее как 16/10, то есть не увидит, что она больше? А вот фиг знает.

На интеле эксперты от Intel говорят то, что прописано в методичках (даташитах), но тут же приходят товарищи, которые рапортуют, что у них работает и большая память. Вот например: https://communities.intel.com/message/147808. Отвечальщики интела гнут свое, а чувак говорит, что у него 64 Гб работает.

Вот берем даташит, что выше ТС предложил.

Смотрим.

А вот фиг знает.

Я так понимаю что это и есть причина, почему ТС разместил свой вопрос здесь.

А твоё словоблудие, которое в конечном итоге свелось к «фиг знает», не только отняло кучу времени на чтение всех этих бессмысленных букв что ты тут понаписал, у всех, кому было бы интересно услышать ответ, но и, скорее всего, лишило нас возможности услышать этот ответ от кого-нибудь, кто в этом вопросе разбирается.

Ты знаешь, почему ты пишешь анонимусом? Потому что ты боишься обосраться при всех, когда что-то говоришь. Я пишу под своим реальным именем, потому что я не боюсь обосраться при всех. И поэтому говорю, что знаю наверняка. А если ошибаюсь, я признаю ошибку. Здесь я говорю то. что есть на самом деле, а ты реально ничего вообще дельного не сказал и, скорее всего, просто не в теме. Погуляй пойди.

Прям непонятно, как такое хамло и флудер умудрилось дожить до пяти звёзд.

то есть 4Гб в сумме.

Умножить на два физбанка (ranks) и будет 8ГБ на планку. См. последнюю строку табл. 4 на с. 19.

На 85 есть упоминание о SA_CS#[3:0], SB_CS#[3:0], что может означать 16 слотов dimm. Согласно с. 19 максимальный объем планки 8ГБ на чипах по 512Мx8.

Умножить на два физбанка (ranks) и будет 8ГБ на планку. См. последнюю строку табл. 4 на с. 19.

Это не будет увеличением геометрии планки, а ты просто ставишь вторую. Это памяти у тебя станет 8 Гб на двух планках по 4 Гб (восемь по 512Mx8) и адресация 16/10. А я говорю про две планки по 8 Гб (8 микросхем 1024Mх8). Такую планку можно адресовать только 16/11. В списке такой адресации нет.

На 85 есть упоминание о SA_CS#[3:0], SB_CS#[3:0], что может означать 16 слотов dimm

По-моему, это у них опечатка. У процессора, что ты показываешь, нет таких ног. В списке в табл. на стр 72, 73 есть только SA_CS#[1:0]. Поэтому только по две планки на каждый канал A и B. Также список ног процессора в самом конце. Конкретно стр. 114, 116, 126 и 128.

Это не будет увеличением геометрии планки, а ты просто ставишь вторую.

Ranks are sub-units of a memory module which share the same address and data buses and are selected via CS (Chip Select) in low level addressing. На 240 pin so-dimm есть CS0 и CS1, то есть на планке можно разместить два ranks, если не четыре. В таблице 4 же указано «емкость so-dimm 8GB».

Я не понимаю, что мы сейчас обсуждаем? Максимальную емкость планки? Если SB_CS#[3:0]опечатка, то максимальная емкость памяти cpu в 32ГБ тоже опечатка. Потому что тогда можно 512Мx8x4(CS[0:1])=16ГБ. Кстати, что значат эти SB_ и SA_? Чем они отличаются?

К англоязычной цитате. Я просто считаю, что rank = планка, чтобы нам синхронизироваться. Есть двухсторонние планки, где просто как бы две планки смонтированы на одной. Пример: 16 чипов организации x8 на оной планке - это двухранковая планка, 2 CS использует или, грубо говоря, две планки в одной, но это не ряд! Эти чипы одновременно не активизируются. Одновременно только 8 чипов активизируется при одном CS и 8 чипов при другом. Вот первое, что попалось в сети. На странице 12 одноранковая планка, которая активизируется одним CS (тут он S0# обозначен), а на стр. 14 двухранковая планка (две планки в одной), которая двумя CS активизируется по очереди (S1# и S0#).

Я не понимаю, что мы сейчас обсуждаем? Максимальную емкость планки?

Именно. Сможет ли контроллер адресовать память с геометрией, которая не приведена в таблице. То есть сначала надо узнать, откуда твой вопрос шел. Ты хотел поставить в компьютер много памяти, а спецификация говорит, что нельзя? Или какая-то другая причина?

то максимальная емкость памяти cpu в 32ГБ тоже опечатка.

А покажи спецификацию. От процессора же зависит, сколько у него ног и какие они. В твоем даташите только два CS на канал.

В твоем даташите таблицы для This section contains ball information for the 5th Generation Intel ® Core TM processor family based on U-Processor Line, Mobile Intel ® Pentium ® processor family, and Mobile Intel ® Celeron ® processor family.

Вот для этого всего заявлено 32 Гб макс?

Эти чипы одновременно не активизируются.

Ну, и хорошо, в спеках и не обещали этого. Кстати, в случае с 64ГБ https://communities.intel.com/message/147808 были 8ГБ планки, которых было 8 штук. То есть для этого требуется четырех битный CS. Биты CS разных каналов не объединяются? То есть SA_CS[0:1] дает 4 ranks и SB_CS[0:1] дает 4 ranks, в сумме 8, что дает 512Mx8x8=32МБ

Ну, и надо смотреть спеки на i7-3930K, сколько там у него CS, если разбираться со случаем https://communities.intel.com/message/147808. Короче, здесь http://ark.intel.com/products/63697/Intel-Core-i7-3930K-Processor-12M-Cache-u... указан макс размер озу в 64ГБ. Так что я не знаю, в чем проблема у https://communities.intel.com/message/147808

Так что я не знаю, в чем проблема у https://communities.intel.com/message/147808

То, что он писал, было в 2012 году. В 2012 году что-то другое могло быть написано. И ему отвечальщики от Intel это подтверждают. Наверное, с тех пор информацию обновили. У меня, кстати, аналогичная ситуация.

Мой друг принес мне свой старый ноут Compaq n610c и спросил, можно ли его проапгредить. Ну, там P4 M какой-то стоял, уже не помню. Я в спеки компьютера. Там написано, что макс туда только 1 Гб. Причем только двумя планками по 512 Мб. Узнал чипсет. И для чипсета у интела 1 Гб макс. А планочки же по 1 Гб 200-pin DDR1 есть. Просто тогда их не было, когда ноут продавался. Я на форум hp. Там народ спрашивает, люди им говорят, что везде 1 Гб. 2 Гб не получится. Но там тоже появляется народ, который рапортует об успешном засовывании 2 Гб. Я вот так же сунулся в спеки чипсета, посчитал. И получается, что можно подключить 2 Гб. Физически и адресации r/c/b хватает и четыре CS (по два на слот), то есть можно 16-чиповую DDR поставить. А у них вся одноранковая рекомендовалась. И вроде не ясно, почему интел говорит 1 Гб, HP говорит 1 Гб, а опыт показывает, что 2 Гб работают. В общем, потом оказалось, что когда 2 Гб ставишь в этот ноут, то перестают нормально работать USB. Некоторые отрапортовали. То есть просто тупо в ноуте мощности питалова не хватает на такое. Но к Intel остались вопросы. Может, они имели в виду, что 1 Гб на слот, а не в общем. Совершенно не ясно. А может, память определилась как 2 Гб у людей, а работал реально 1 Гб. В общем, я посоветовал устанавливать 1 Гб, так как с питанием будут проблемы.

То есть SA_CS[0:1] дает 4 ranks и SB_CS[0:1] дает 4 ranks, в сумме 8, что дает 512Mx8x8=32МБ

Нет, в сумме 4. В том-то и дело. Эти сигналы не выставляются комбинациями 00 01 10 11, а либо 10, либо 01

SA_CS#[1:0], SB_CS#[1:0] Chip Select : These signals are used to select components during the active state. There is one Chip Select for each DRAM rank.

LoL, USB не жрёт ничего, просто драйвер сам по себе небось использует адресное пространство.

LoL, USB не жрёт ничего, просто драйвер сам по себе небось использует адресное пространство.

Они подключали внешние винты USB-шные. Они переставали работать. Как только вытаскивали планку - все ок. Не сам USB переставал, а устройства. У кого-то даже обычные флешки переставали.

UPD вот как раз http://h30499.www3.hp.com/t5/Notebook-HP-ProBook-ZBook/EVO-N610c-freezes-when...

Кстати, что значат эти SB_ и SA_? Чем они отличаются?

Это пропустил. Это два независимых канала. У каждого свои адресные линии, свои управляющие сигналы.

https://en.wikipedia.org/wiki/Multi-channel_memory_architecture

Нет, в сумме 4. В том-то и дело. Эти сигналы не выставляются комбинациями 00 01 10 11, а либо 10, либо 01

То есть это не двоичный, а двоично-десятичный код. Тогда SA_CS#[1:0], SB_CS#[1:0] могут обслуживать только два dimm, что при ограничении контроллера 512Mx8 даст 16ГБ.

Ок, хотя мне интересны обобщенные рассуждения по этому поводу, но давайте разберем связь количества CS и максимального объема памяти на конкретном примере. Есть cpu celeron g1820 http://ark.intel.com/products/78955/Intel-Celeron-Processor-G1820-2M-Cache-2_... макс озу 32ГБ. Есть мать ga-h81tn с двумя so-dimm слотами http://www.gigabyte.ua/products/page/mb/ga-h81tnrev_10/specs/ макс озу 16ГБ, по 8ГБ на слот (странно, что gb называет это sockets). Теперь я не уверен, что вышеприведенный мною спек на 5th cpu относится к celeron g1820, так что прошу помощи.

Что до плотности 1024Мx8, то трудно сказать, спеки говорят, что макс 512Мx8. Да, физически, при тех же адресных пинах, это возможно, нужно лишь увеличить на один разряд мультиплексированный запрос из запросов r/c. Как системный программист может управлять контроллером памяти?

То есть это не двоичный, а двоично-десятичный код. Тогда SA_CS#[1:0], SB_CS#[1:0] могут обслуживать только два dimm, что при ограничении контроллера 512Mx8 даст 16ГБ.

Да, и это, похоже, так. Если я правильно определил, то твой даташит говорит вот об этой архитектуре Broadwell: https://en.wikipedia.org/wiki/Broadwell_(microarchitecture). В данном случае это Broadwell-U, у которой заявлено Maximum supported is up to 16 GB of DDR3 or LPDDR3 memory, with DDR3-1600 and LPDDR3-1867 as the maximum memory speeds. Ниже таблица, где кликабельны модели. Твой даташит описывает мобильные процессоры на базе U. У всех 16 Гб макс, что не входит в противоречие с даташитом. У тех, которые не U-Processor Line, а H-Processor Line, у тех уже 32 Гб, но это другие.

Есть cpu celeron g1820. Теперь я не уверен, что вышеприведенный мною спек на 5th cpu относится к celeron g1820, так что прошу помощи.

Вот этот относится, скорее. Архитектура Haswell-DT:

http://www.intel.com/content/dam/www/public/us/en/documents/datasheets/4th-ge...

Два канала, четыре CS на канал. До 32 Гб.

То есть это не двоичный, а двоично-десятичный код.

Это вообще не код. Это отдельные линии разрешения микросхем. У каждой микросхемы есть вход, который переводит ее в активное состояние на шине. Без него микруха памяти сидит в высокоимпедансном состоянии на шине данных и не отсвечивает. Это и есть CS. Весь rank на планке активизируется одновременно. Каждый CS подается одновременно на все микросхемы, которые объединены в rank и активизируют/деактивизируют его. Один CS - один rank.

Чипсет - да, не влияет. Биос - влияет напрямую (т.к. иенно он конфигурит ИКП). Как и разводка дорожек на плате (наличие/отсутствие линий ЕСС).

Что до плотности 1024Мx8, то трудно сказать, спеки говорят, что макс 512Мx8. Да, физически, при тех же адресных пинах, это возможно, нужно лишь увеличить на один разряд мультиплексированный запрос из запросов r/c.

Вот что говорит Datasheet vol. 2 of 2 по твоему процессору (стр. 20):

The processor supports a maximum of 32 GB of DRAM. No DRAM memory will be accessible above 32 GB. DRAM capacity is limited by the number of address pins available. There is no hardware lock to prevent more memory from being inserted than is addressable.

Мне кажется этот ответ исчерпывающим. Но с другой стороны адресных линий-то физически 16, то есть теоретически возможен режим 16/15, 16/16, а это весьма много. Но его нет в списках поддерживаемых. Максимум, что они показывают в даташите - 16/10 (512Mx8). Все это может говорить от том, что верхнее ограничение (теоретический предел) накладывает именно контроллер памяти, а уже дальше дополнительное ограничение может наложить (а может и не наложить) мать числом слотов (прямо как твоя мать) и ее BIOS. Из вредности и сегментирования рынка. :)

Как системный программист может управлять контроллером памяти?

Размер памяти и ее параметры вроде программируются в регистрах: MAD—Address decode channel 0/1 на стр. 255, 256 (поля DIMM_A_SIZE, DIMM_B_Size).